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註解, 其實是個很重要的資訊,
因為常常在寫完程式的當下, 會記得當下寫那段程式的概念跟想法,
但是, 時間一久了, 回頭再看那些程式, 會記得的, 應該所剩無幾了吧!!
這是我的經驗啦~~~
可是, 說真的寫註解, 對我來說實在很不拿手,
一來是英文太爛, 二來本人很懶, 呵呵~~~~
Verilog 的註解方式跟 C 是一樣的, 分為單行註解跟多行註解
單行註解如下:
module add(a,b,ci,sum,co);
input a,b,ci;
output sum,co;
// 註解在這裡
endmodule
多行註解如下 :
module add(a,b,ci,sum,co);
input a,b,ci;
output sum,co;
/* 註解在這裡 */
endmodule
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